Intel เปิดเผย FOVEROS 3D Packaging Technology หรือแบบทับซ้อนกัน

สำหรับชื่อของ Intel, เป็นที่รู้กันดีว่าเป็นหนึ่งในสามผู้ผลิตและพัฒนา  silicon lithography หรือผังไอซี ชั้นนำระดับโลกนอกเหนือจากโรงงาน TSMC และ Samsung. ปัญหาทางด้าน Moore's Law อาจจะทำให้นักวิจัยและพัฒนาหมดเงินกับเวลาเพื่อแก้ปัญหาความหนาแน่นของทรานส์ซิสเตอร์, แน่นอนว่า, การพัฒนาชิปปัจจุบันได้ขยับไปหาการออกแบบแบบ multi-chip technology, ล่าสุดทาง Intel มีคำตอบที่ดีกว่านั้น Intel Foveros technology หรือ 3D packaging technology, ซึ่งไม่เพียงแต่ชิปจะถูกจัดเรียงไว้ข้างๆ, แต่ยังนำมาซ้อนกันอีกด้วยเพื่อเพิ่มความหนาแน่นและลดปัญหาดีเลย์หรือ latency ออกไป.

ฟังดูแล้ว Intel Foveros technology ก็อาจจะเหมือนตัวสะพานหรือ silicon interposers ที่ทาง AMD คิดค้นขึ้นเพื่อใช้กับ  R9 Fury และ RX Vega series graphics cards. แต่ทาง Intel เจ๋งกว่านั้น, ทาง Intel จัดเต็มนำเอา  I/O, SRAM และ วงจรไฟฟ้าที่จ่ายพลังงานมารวมกันในแพ็กเก็จเดียวและจัดมันไว้ล่างสุดของ die และให้ (CPU cores) chiplets อยู่ด้านบนแทน.

นี่คือ processors เจนต่อไปที่จะทำให้และการใช้ chiplets จะมีขนาดที่เล็กลงแทนที่จะทำแบบ  monolithic die/ชิปตัวเดียว, หากจะให้เห็นภาพและเข้าใจง่ายๆก็คือ, ชิป foveros ใช้เทคโนโลจี 22nm จะเป็นฐานหรือ base die ส่วนชืปหรือ chiplets (ชิปที่มีประสิทธิภาพทางด้านการคำนวณและประมวลผล เทคโนโลจี 10nm จะอยู่ด้านบนนั้นเอง. แต่ดีไซน์แบบนี้ก็จะไปเหมือนทาง AMD  chiplet เช่นกันซึ่งวางแผนเอาไว้ใช้กับ Zen 2 EPYC processors, แม้จะมีการดัดแปลงบางอย่างที่ซ้อนๆกัน.  

 แม้ Intel forveros 3D die stacking technology หรือแบบซ้อนกันกำลังอยู่ในขั้นตอนการพัฒนาอยู่, แต่คาดกันว่าจะเป็นอีกก้าวที่จะทำให้ปัญหาทางด้านความหนาแน่นนั้นหมดไปและโดยเฉพาะกับสินค้าประเภทโมบาย.

ที่มาเครดิต/Sources: https://www.overclock3d.net